SJ/T 11699-2018 IP核可测性设计指南.pdf
文档页数：19文档大小：2.86MB文档格式：pdfICS31.200 L55 备案号： SJ 中华人民共和国电子行业标准 SJ/T11699—2018 IP核可测试性设计指南 Guidelines for design for testability of IP cores 2018-02-09发布 2018-04-01实施 中华人民共和国工业和信息化部发布 SJ/T116992018 目次 前言 1范围 2术语和定义 3缩略语 4一般性指南 4.1概述 4.2P核的测试包的 4.3P核的静态 或 模式 2 SJ 4.4P核内逻典 的测试性设计 4.5存储器81ST 4.6P核中 的拟更路 3 4.7P核支持的测试模 5测试时片 5.1概还 3 5.3IP核全测 4 5.4P核描测 4 6静态电流测试 6.1静态模式 6.2静态漏电流， 6.3. 模拟及混合号P核 6.4RAM存储器 4 6.5高速电路 4 7扫描测试 TANDARD 7.1概述 4 7.2正负沿时钟 5 7.3异步处理 6 7.4触发器 6 7.5 测试综合和扫描插入 6 7.6 扫描测试中的存储器 6 7.7安全的扫描测试 7 8P核测试包封 ..8 8.1概述 ..8 8.2测试包封结构 9 I SJ/T116992018 8.3测试包封边界单元 10 8.4测试包封的时钟 -.11 8.5测试包封对IP核扫描链的配置 .12 8.6模拟及混合信号IP核的测试包封 .12 8.7测试包封控制接口单元 ..12 9存储器测试 9.1存储器BIST .14 9.2直接存储器访问的测试 .14 10逻辑BIST ..14 11P核的老练测试机制 .15 II ...
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